想必現(xiàn)在有很多小伙伴對(duì)于Verilog中&與&&的區(qū)別方面的知識(shí)都比較想要了解,那么今天小好小編就為大家收集了一些關(guān)于Verilog中&與&&的區(qū)別方面的知識(shí)分享給大家,希望大家會(huì)喜歡哦。
Verilog中&與&&的區(qū)別為:性質(zhì)不同、計(jì)算結(jié)果不同、參數(shù)不同。
一、性質(zhì)不同
1、&:&是位運(yùn)算符,表示是按位與。
芝士回答,版權(quán)四必究,未等然經(jīng)回許可,不技得轉(zhuǎn)載
2、&&:&&是邏輯運(yùn)算符,表示是邏輯與。
二、計(jì)算結(jié)果不同
1、&:&的計(jì)算結(jié)果為十進(jìn)制數(shù)。
2、&&:&&的計(jì)算結(jié)果為true或false。
等應(yīng)向變期南,深千辦識(shí)。
三、參數(shù)不同
個(gè)分動(dòng)經(jīng)著度實(shí)重命系很想入清己非卻紅價(jià)。
1、&:&的參數(shù)為進(jìn)制數(shù),可以是二進(jìn)制、十進(jìn)制、十六進(jìn)制數(shù),也可以是整數(shù)、負(fù)數(shù)。
2、&&:&&的參數(shù)為進(jìn)制數(shù),也可以是比較公式,將比較公式值作為最終的參數(shù)。
本文到此結(jié)束,希望對(duì)大家有所幫助。